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DDR测试

DDR内存的典型使用方式有两种：一种是在嵌入式系统中直接使用DDR颗粒，另一种是做成DIMM条(DualIn-lineMemoryModule,双列直插内存模块，主要用于服务器和PC)或SO-DIMM(SmallOutlineDIMM,小尺寸双列直插内存，主要用于笔记本)的形式插在主板上使用。在服务器领域，使用的内存条主要有UDIMM、RDIMM、LRDIMM等。UDIMM(UnbufferedDIMM,非缓冲双列直插内存)没有额外驱动电路，延时较小，但数据从CPU传到每个内存颗粒时，UDIMM需要保证CPU到每个内存颗粒之间的传输距离相等，设计难度较大，因此UDIMM在容量和频率上都较低，通常应用在性能/容量要求不高的场合。 DDR3规范里关于信号建立；数字信号DDR测试销售电话

对于DDR2和DDR3，时钟信号是以差分的形式传输的，而在DDR2里，DQS信号是以单端或差分方式通讯取决于其工作的速率，当以高度速率工作时则采用差分的方式。显然，在同样的长度下，差分线的切换时延是小于单端线的。根据时序仿真的结果，时钟信号和DQS也许需要比相应的ADDR/CMD/CNTRL和DATA线长一点。另外，必须确保时钟线和DQS布在其相关的ADDR/CMD/CNTRL和DQ线的当中。由于DQ和DM在很高的速度下传输，所以，需要在每一个字节里，它们要有严格的长度匹配，而且不能有过孔。差分信号对阻抗不连续的敏感度比较低，所以换层走线是没多大问题的，在布线时优先考虑布时钟线和DQS。自动化DDR测试信号完整性测试DDR3总线上的工作时序；

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4.时延匹配在做到时延的匹配时，往往会在布线时采用trombone方式走线，另外，在布线时难免会有切换板层的时候，此时就会添加一些过孔。不幸的是，但所有这些弯曲的走线和带过孔的走线，将它们拉直变为等长度理想走线时，此时它们的时延是不等的，

显然，上面讲到的trombone方式在时延方面同直走线的不对等是很好理解的，而带过孔的走线就更加明显了。在中心线长度对等的情况下，trombone走线的时延比直走线的实际延时是要来的小的，而对于带有过孔的走线，时延是要来的大的。这种时延的产生，这里有两种方法去解决它。一种方法是，只需要在EDA工具里进行精确的时延匹配计算，然后控制走线的长度就可以了。而另一种方法是在可接受的范围内，减少不匹配度。对于trombone线，时延的不对等可以通过增大L3的长度而降低，因为并行线间会存在耦合，其详细的结果，可以通过SigXP仿真清楚的看出，L3长度的不同，其结果会有不同的时延，尽可能的加长S的长度，则可以更好的降低时延的不对等。对于微带线来说，L3大于7倍的走线到地的距离是必须的。 DDR4规范里关于信号建立；

5.串扰在设计微带线时，串扰是产生时延的一个相当重要的因素。通常，可以通过加大并行微带线之间的间距来降低串扰的相互影响，然而，在合理利用走线空间上这是一个很大的弊端，所以，应该控制在一个合理的范围里面。典型的一个规则是，并行走线的间距大于走线到地平面的距离的两倍。另外，地过孔也起到一个相当重要的作用，图8显示了有地过孔和没地过孔的耦合程度，在有多个地过孔的情况下，其耦合程度降低了7dB。考虑到互联通路的成本预算，对于两边进行适当的仿真是必须的，当在所有的网线上加一个周期性的激励，将会由串扰产生的信号抖动，通过仿真，可以在时域观察信号的抖动，从而通过合理的设计，综合考虑空间和信号完整性，选择比较好的走线间距。DDR测试眼图测试时序测试抖动测试；校准DDR测试价目表

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DDR5的接收端容限测试

前面我们在介绍USB3.0、PCIe等高速串行总线的测试时提到过很多高速的串行总线由于接收端放置有均衡器，因此需要进行接收容限的测试以验证接收均衡器和CDR在恶劣信号下的表现。对于DDR来说，DDR4及之前的总线接收端还相对比较简单，只是做一些匹配、时延、阈值的调整。但到了DDR5时代(图5.19),由于信号速率更高，因此接收端也开始采用很多高速串行总线中使用的可变增益调整以及均衡器技术，这也使得DDR5测试中必须关注接收均衡器的影响，这是之前的DDR测试中不曾涉及的。 数字信号DDR测试销售电话